طراحی واحد تأخیر CMOS برای افزایش محدوده دینامیکی و خطینگی بالا برای کاربردهای ولتاژ پایین و توان پایین

مهندسی مخابرات جنوب

مقاله 2، دوره 5، شماره 17، آبان 1394، صفحه 9-16   

نوع مقاله: مقاله پژوهشی

نویسندگان

آتنا ورزنده اصفهانی¹؛ سید محمد فهمیده اکبریان²

¹گروه برق، پردیس علوم و تحقیقات خراسان رضوی، دانشگاه آزاد اسلامی

²گروه برق، موسسه آموزش عالی خراسان

چکیده

در طراحی مدارهای مجتمع آنالوگ همواره طراحی و پیاده سازی یک واحد تأخیر مناسب برای کاربردهای دیجیتال و آنالوگ به عنوان یک چالش مطرح بوده است. این مدار کوچک نقش قابل توجهی در کارآیی سیستم‌های مختلف و بخصوص سیستمهای دیجیتال ایفا می‌نماید. از آنجا که در تکنولوژی‌های زیر میکرون که توان مصرفی و کاهش ولتاژ به عنوان یک ضرورت احساس می‌شود، دست یابی به یک واحد تأخیر با خطینگی مناسب به عنوان مشکل بزرگی در طراحی‌های دیجیتال ولتاژ پایین به شمار می‌آید. در این مقاله با استفاده از مدارهای دیجیتال CMOS پیاده شده با استفاده از منطق کوپلاژ سورس (SCL) که در ناحیه زیرآستانه کار می‌کنند، یک واحد تأخیر با خطینگی بالا ارائه شده است که می‌تواند کارآیی بسیار مناسبی را در یک محدوده قابل توجه ولتاژی از خود نشان دهد. مزیت این واحد تأخیر علاوه بر خطینگی بالا کنترل پذیری مناسب تأخیر در محدوده ولتاژ کنترل ورودی می‌باشد که نسبت به انواع موجود بهبود یافته است.

کلیدواژه‌ها

واحد تأخیر؛ افزایش محدوده دینامیکی؛ خطینگی بالا؛ مدارهای دیجیتال CMOS؛ کاهش توان مصرفی

مراجع

1. Tajalli, E. J. Brauer, Y. Leblebici and E. Vittoz (2008), Sub-threshold Source-Coupled Logic Circuits for Ultra-Low-Power Applications, in IEEE JOURNALS of Solid-State Circuits, VOLUME: 43, Issue: 7, page(s): 1699-1710.
2. Tajalli and Y. Leblibici (2009), Sub-threshold leakage reduction: A comparative study of SCL and CMOS design, in IEEE International Symposium of Circuits and Systems, ISCAS 2009
3. قاسمی، عبدالرسول و احسان رحیمی نژاد، ۱۳۹۴، "استفاده از منطق STSCL برای تولید المان تأخیر با توان مصرفی کم برای کاربرد در مبدل آنالوگ به دیجیتال تمام دیجیتال"، کنفرانس ملی فن آوری، انرژی و داده با رویکرد مهندسی برق و کامپیوتر، کرمانشاه
   1. Tajalli, Y. Leblebici, and E.J. Brauer, ”Implementing ultra high value tunable CMOS resistors,” IEE Electronics Letters, vol. 44, no. 5, pp. 349-350, Feb. 2008.
   2. Tajalli, P. Muller, M. Atarodi, and Y. Leblebici,“A multichannel 3.5mW/Gb/s/channel gated oscillator based CDR in a 0.18m dig-ital CMOS technology,”inProc. Eur. Solid-State Circuits Conf. (ESS-CIRC), Grenoble, France, Sep. 2005, pp. 193–196
   3. M. Azaga and M. Othman (2008), Source Couple Logic (SCL): Theory and Physical Design, in American Journal of Engineering and Applied Sciences 1 (1), page(s): 24-32.
   4. Enz, F. Krummenacher, E. Vittoz, Charged based MOS transistor Modeling: The EKV Model for Low-Power and RF-IC Design. New York: Wiley, 2006.
   5. Enz, F. Krummenacher, E. Vittoz (1995), An analytical MOS transistor Model valid in all regions of operation and dedicated to low-voltage and low-current applications, Analog Integrated. Circuits Signal Process. J. volume 8, page(s) 83-114.
   6. Vittoz, Weak Inversion for Ultra Low-Power and Very Low-Voltage Circuits (2009), in IEEE Asian Solid-State Circuits Conference, pages(s): 129-132.
   7. T. Darwish and M. Bayoumi (2005), Trends in Low-Power VLSI Design, in the center for Advanced Computer Studies, University of Loisiana at Lafayette, Lafayette, Louisiana, USA.
   8. Mohammad Beikahmadi, Armin Tajalli, and Yusuf Leblebici, A Subthreshold SCL Based Pipelined Encoder for Ultra-Low Power 8-bit Folding/Interpolating ADC, Microelectronic Systems Lab. (LSM), Ecole Polytechnique Fédérale de Lausanne (EPFL), Switzerland, 1-4244-2493-1/08/, 2008 IEEE.
   9. Tajalli, P. Muller, and Y. Leblebici, “A power-efficient clock and data recovery circuit in 0.18-m CMOS technology for multi-channel short-haul optical data communication,”IEEE J. Solid-State Circuits, vol. 42, no. 10, pp. 2235–2244, Oct. 2007