یک سلول XOR جدید دو ورودی مبتنی بر CNTFET با توان نشتی فوق العاده پایین برای تمام جمع کننده های ولتاژ پایین و توان پایین

روش‌های هوشمند در صنعت برق

مقاله 2، دوره 10، شماره 37، اردیبهشت 1398، صفحه 13-22   

نوع مقاله: مقاله پژوهشی

نویسندگان

امیر باغی رهین^{* 1}؛ وحید باغی رهین²

¹دانشگاه آزاد اسلامی واحد سررود

²مربی – گروه مهندسی برق، واحد سردرود، دانشگاه آزاد اسلامی، سردرود، ایران

چکیده

گیت XOR یکی از بلوک های سازنده پایه در یک مدار تمام جمع کننده می باشد که بهبود عملکرد آن می تواند به یک تمام جمع کننده بهبود یافته منجر شود. بدین منظور، در این مقاله، یک سلول XOR جدید ولتاژ پایین مبتنی بر ترانزیستور های اثر میدان نانو لوله کربنی (CNTFET) پیشنهاد شده است. اهداف طراحی اصلی برای این مدار جدید، اتلاف توان کم، جریان نشتی پایین و سوئینگ ولتاژ کامل در یک ولتاژ تغذیه کم (Vdd = 0.5 V) می باشد. چندین مدار XOR به طور کامل با استفاده از HSPICE با تکنولوژی های 32nm CMOS و 32nm CNTFET در یک ولتاژ تغذیه کم شبیه سازی شده اند. مدار XOR پیشنهادی با مدارهای قبلاً شناخته شده مقایسه شده و عملکرد ممتاز آن نشان داده شده است. شبیه سازی ها نشان می دهند که XOR ولتاژ پایین جدید، تلفات توان کمتر، جریان نشتی کمتر و PDP کوچکتری در مقایسه با سایر مدارات XOR قبلی دارد و نسبت به تغییرات پروسه مقاوم می‌باشد. براساس نتایج بدست آمده در ولتاژ تغذیه 0/5 ولت، فرکانس 250 مگا هرتز و خازن بار 3/5 فمتو فاراد، XOR پیشنهادی تاخیر انتشار برابر 149/05 پیکو‌ثانیه، توان مصرفی 716/72 پیکو وات، توان نشتی 1/25 پیکو وات و PDP برابر 21-10×10/683 ژول از خود نشان می‌دهد. XOR پیشنهادی می تواند به خوبی در مدارات جمع کننده ولتاژ پایین و توان پایین استفاده شود.

کلیدواژه‌ها

سلول XOR؛ ترانزیستور اثر میدان نانو لوله کربنی (CNTFET)؛ نشتی فوق العاده پایین؛ تمام جمع کننده؛ حاصلضرب تاخیر در توان (PDP)

مراجع

[1]  S. Lin, Y.B. Kim, F. Lombardi, “A novel CNFET based ternary logic gate design”, Proceeding IEEE/MWSCAS, pp. 435-438, Cancun, Mexico, Aug. 2009.

[2]  A. Baghi Rahin, V. Baghi Rahin, “Ultra-low-voltage and high-speed 1-bit full adder cell using finfet transistors for mobile applications”, International Journal of Mechatronics, Electrical and Computer Technology, Vol. 8, No. 28, pp. 3847-3858, 2018.

[3]  A. Baghi Rahin, V. Baghi Rahin, “Ultra low voltage and low power 4-2 compressor using FinFET transistors”, Journal of Intelligent Procedures in Electrical Technology, Vol. 9, No. 33, pp. 25-36, 2018.

[4]  K. Navi, S. Sayedsalehi, R. Farazkish, M. Rahimi Azghadi, “Five-input majority gate, a new device for quantum-dot cellular automata”, Journal of Computational and Theoretical Nanoscience, Vol. 7, No. 8, pp. 1546-1553, 2010.

[5]  A.K. Abu El-Seoud, M. El-Banna, M.A. Hakim, “On modelling and characterization of single electron transistor”, International Journal of Electronics, Vol. 94, No. 6, pp.573-585, 2007.

[6]  M.H. Moaiyeri, R. Faghih Mirzaee, K. Navi, A. Momeni, “Design and analysis of a high-performance CNFET-based Full Adder”, International Journal of Electronics, Vol. 99, No. 1, pp.113-130, 2012.

[7]  S. Subash, M. H. Chowdhury, “Mixed carbon nanotube bundles for interconnect applications”, International Journal of Electronics, Vol. 96, No. 6, pp.657-671, 2009.

[8]  G. Cho, Y.B. Kim, F. Lombardi, “Performance evaluation of CNFET-based logic gates”, Proceeding of the IEEE/IMTC, pp. 909-912, Singapore, 2009.

[9]  A. Chandrakasan, S. Sheng, R. Brodersen, “Low-power CMOS digital design”, IEEE Journal of Solid-State Circuits, Vol. 27, No. 4, pp.473-484, 1992.

[10]             U. Ko, P.T. Balsara, W. Lee, “Low-power designs techniques for high-performance CMOS adders”, IEEE Trans. on VLSI Systems, Vol. 3, No. 2, pp.327-332, 1995.

[11]             M. Suzuki, K. Shinbo, T. Yamanaka, A. Shimizu, K. Sasaki, “A 1.5-ns 32-b CMOS ALU in double pass-transistor logic”, IEEE Journal of Solid-State Circuits, Vol. 28, No. 11, pp.1145-1151, 1995.

[12]             N. Zhuang, H.Wu,“Anew designof the CMOS full adder”, IEEE Journal of Solid-State Circuits, Vol. 27, No. 5, pp.840-844, 1992.

[13]             J. Wang, S. Fang, W. Feng, “New efficient designs for XOR and XNOR functions on the transistor level”, IEEE Journal of Solid-State Circuits, Vol. 29, No. 7, pp.780-786, 1994.

[14]              M.A. Valashani and S. Mirzakuchaki, “A novel fast, low-power and high-performance XOR-XNOR cell ”, Proceeding of the IEEE/ISCAS, pp. 694-697, Montreal, QC, 2016.

[15]             S.S. Hatefinasab, “CNTFET-based design of a high-efficient full adder using XOR logic”, JOURNAL OF NANO- AND ELECTRONIC PHYSICS, Vol. 8, No. 4, pp. 1-6, 2016.

[16]             P.L. McEuen, M. Fuhrer, H. Park, “Single-walled carbon nanotube electronics”, IEEE Trans. on Nanotechnology, Vol. 1, No. 1, pp.78–85, 2002.

[17]             Y. Bok Kim, Y.B. Kim, F. Lombardi, “Novel design methodology to optimize the speed and power of the CNTFET circuits”, Proceeding of the IEEE/MWSCAS, pp.1130-1133, Cancun, Mexico, 2009.

[18]             A. Raychowdhury, K. Roy, “Carbon nanotube electronics: design of high-performance and low-power digital circuits”, IEEE Trans. on Circuits and Systems, Vol. 54, No. 11, pp.2391- 2401, 2007.

[19]             A. Javey, J .Guo, D. Farmer, Q. Wang, E.Yenilmez, R.Gordon, M.Lundstrom, H.Dai, “Self-aligned ballistic molecular transistors and electrically parallel nanotube arrays”, Nanoletter, Vol. 4, No. 7, 7, pp.1319-1322, 2004.

[20]             A. Javey, R. Tu, D.B. Farmer, J. Guo, R.G. Gordon, H. Dai, “High-performance n-type carbon nanotube field-effect transistors with chemically doped contacts”, Nanoletter, Vol. 5, No. 2, pp.345-348, 2005.

[21]             P. Deb, A. Majumder, “Leakage reduction methodology of 1-bit full adder in 180nm CMOS technology”, Proceeding of the IEEE/ICDCS, pp. 199-203, Coimbatore, India,2016.

[22]             J. Deng, H.S.P. Wong, “A compact SPICE model for carbon-nanotube field-effect transistors including nonidealities and its application—Part I: Model of the intrinsic channel region”, IEEE Trans. on Electron Devices, Vol. 54, No. 12, 3186-3194, 2007.

[23]             J. Deng, H.-S.P. Wong, “A compact SPICE Model for carbon-nanotube field-effect transistors including nonidealities and its application—Part II: Full device model and circuit performance benchmarking”, IEEE Trans. on Electron Devices, Vol. 54, No. 12, pp.3195-3205, 2007.

[24]             K.El Shabrawy, K. Maharatna, D. Bagnall, B. M. Al-Hashimi, “Modeling SWCNT bandgap and effective mass variation using a monte carlo approach”, IEEE Trans. on Nanotechnology, Vol. 9, No. 2, pp. 184-193, 2010.

H. Shahidipour, A. Ahmadi, K. Maharatna, “Effect of variability in SWCNT-Based logic gates”, Proceeding of the IEEE/ISIC, pp.252-255, Singapore, 2009.