طراحی و پیاده سازی شمارندۀ فرکانس بالای هوشمند با معماری بهینه شده بر روی تراشۀ FPGA ارزان‌ قیمت XC6SLX9-2FTG256C

روش‌های هوشمند در صنعت برق

مقاله 11، دوره 14، شماره 54، شهریور 1402، صفحه 147-157   

نوع مقاله: مقاله پژوهشی

نویسندگان

سید حسین کیهمایون¹؛ مهدی آمون^{* 2}

¹دانشکده مهندسی برق- واحد نجف‌آباد، دانشگاه آزاد اسلامی، نجف‌آباد، ایران

²مرکز تحقیقات ریز شبکه های هوشمند- واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران

چکیده

برای پیاده‌سازی شمارنده‌های فرکانس بالا از روش‌های مبتنی بر تراشه‌های ASIC و یا مبتنی بر پردازنده‌ها استفاده می‌شود. هر کدام از این روش‌ها در قالب یک معماری پیاده‌سازی می‌شوند. با توجه به مزایا و معایب هر کدام از این روش‌ها و معماری-ها و همچنین نوع کاربرد شمارنده، روش و معماری مناسب انتخاب می‌شود. در این مقاله، با استفاده از معماری کلاک‌های دارای اختلاف فاز، شمارنده‌ای با فرکانس GHz ۲ (تفکیک‌پذیری ps ۵۰۰) بر روی تراشه‌ی ارزان‌قیمت XC6SLX9-2FTG256C از خانواده‌ی Spartan6 پیاده‌سازی شده است. از آنجا که منابع سخت‌افزاری موجود در تراشه‌ی یادشده برای پیاده‌سازی این طرح کافی نیست و همچنین تأخیرهای ذاتی منابع سخت‌افزاری داخل تراشه در حد چند نانوثانیه است. دستیابی به دقت یادشده اهمیت زیادی دارد و معماری استفاده شده نیز باید بهینه‌سازی شود. برای دستیابی به دقت یاد‌شده، لازم است شمارنده‌هایی با فرکانس کلاک بالا، لرزش و کجی کم و بدون وابستگی به زمان‌های نگهداشت و تنظیم، طراحی و پیاده‌سازی شوند. همچنین برای جبران کمبود منابع سخت‌افزاری مورد نیاز جهت پیاده‌سازی مسیرهای روتینگ کلاک، از منابع سخت‌افزاری جایگزین استفاده شده است.

کلیدواژه‌ها

آرایه-دریچه برنامه‌پذیر میدانی ارزان قیمت؛ پالس‌های ساعت‌ دارای اختلاف فاز؛ دقت اندازه‌گیری؛ مبدل زمان‌ به ‌دیجیتال

مراجع

[1] M. Abbas, K. Khalil, “A 23ps resolution time-to-digital converter implemented on low-cost FPGA platform”, Proceeding of the IEEE/ISSCS, pp. 1-4, Iasi, Romania, July 2015 (doi:10.1109/ISSCS.2015.7203949).

[2] S.M.A. Zanjani, M. Aalipour, M. Parvizi, "Design of a low power temperature sensor based on sub-threshold performance of carbon nanotube transistors with an inaccuracy of 1.5ºC for the range of -30 to 125ºC", Journal of Intelligent Procedures in Electrical Technology, vol. 13, no. 50, pp. 115-122, Sept. 2022 (dor: 20.1001.1.23223871.1401.13.50.7.8) (in Persian).

[3] O. Sharifi Tehrani, M. Ashorian, P. Moallem, “Hardware implementation of LMS-based adaptive noise cancellation core with low resource utilization”, Journal of Intelligent Procedures in Electrical Technology, vol. 2, no. 7, pp. 68-73, Dec. 2011(dor: 20.1001.1.23223871.1390.2.7.8.6) (in Persian).

[4] Y. Wang, P. Kuang, C. Liu, "A 256-channel multi-phase clock sampling-based time-to-digital converter implemented in a Kintex-7 FPGA", Proceeding of the IEEE/I2MTC, Taipei, Taiwan, pp. 1-5, May 2016 (doi: 10.1109/I2MTC.2016.7520401).

[5] S.Y. Xie, X.F. Zhang, J. Yang, L.G. Liu, Q. Wang, N.C. Yuan, "FPGA-based ultra-fast and wideband instantaneous frequency measurement receiver", IEICE Electronics Express, vol. 11, no. 12, Article Number: 11.20140263, 2014 (doi:10.1587/elex.11.20140263).

[6] C. Triveni, P. Sudhakara Reddy, "Implementation of phase shifter using CORDIC on FPGA for RADAR application", International Journal of Advanced Research in Electronics and Communication Engineering, vol. 5, no. 6, pp. 1655-1659, June 2016 (doi: 10.1145/275107.275139).

[7] R. Machado, J. Cabral, F.S. Alves, "Recent developments and challenges in FPGA-based time-to-digital converters", IEEE Trans. on Instrumentation and Measurement, vol. 68, no. 11, pp. 4205-4221, Nov. 2019 (doi: 10.1109/TIM.2019.2938436).

[8] R. Szplet, K. Klepacki, "A two-stage time-to-digital converter based on cyclic pulse shrinking", Proceeding of the IEEE/FREQ, pp. 1133-1136, Besancon, France, April 2009 (doi: 10.1109/FREQ.2009.5168374).

[9] J. Yu, F. F. Dai, "A 3-dimensional vernier ring time-to-digital converter in 0.13 µm CMOS", in IEEE Custom Integrated Circuits Conference, pp. 1-4, Sept. 2010 (doi:10.1109/CICC.2010.5617431).

­[10] H. Huang, "A 0.1 ps resolution coarse-fine time-to-digital converter with 2.21 ps single-shot precision", Ph.D. Thesis, University of Texas At Dallas, May 2018.

[11] M. Maamoun, I. Arami, R. Beguenane, A. Benbelkacem, A. Meraghni, "A 3 ps resolution time-to-digital converter in low-cost FPGA for laser rangefinder", Proceeding of the WEC, pp. 7-11, July 2017  (doi:10.1109/TIM.2011.2115390).

[12] M. Parsakordasiabi, I. Vornicu, R. Carmona-Galán, Á. Rodríguez-Vázquez, "A survey on FPGA-based high-resolution TDCs", Porceeding of the ICDSC, pp. 1-2, Sept. 2019 (doi:10.1145/3349801.3357129).

[13] T. Xiang, L. Zhao, X. Jin, T. Wang, S. Chu, C. Ma, S. Liu, Q. An, "A 56-ps multi-phase clock time-to-digital convertor based on Artix-7 FPGA", Proceeding of the IEEE/RTC, pp. 1-4, Nara, Japan, May 2014  (doi:10.1109/RTC.2014.7097544).

[14] C.C. Chen, C.S. Hwang, Y. Lin, G.H. Chen, "Note: All-digital pulse-shrinking time-to-digital converter with improved dynamic range", Review of Scientific Instruments, vol. 87, p. 046104, April 2016 (doi: 10.1063/1.4947461).

[15] AX309, xilinx spartan-6 development board users manual: Logifind Co.

[16] Spartan-6 FPGA clocking resources, User Guide, ug382 (v1.10), p17, June 2015.

[17] T. Suwada, F. Miyahara, K. Furukawa, M. Shoji, M. Ikeno, M. Tanaka, "Wide dynamic range FPGA-based TDC for monitoring a trigger timing distribution system in linear accelerators", Nuclear Instruments and Methods in Physics Research, vol. 786, pp. 83-90, June 2015 (doi: 10.1016/j.nima.2015.03.019).

[18] Y. Sano, Y. Horii, M. Ikeno, O. Sasaki, M. Tomoto, T. Uchida, "Subnanosecond time-to-digital converter implemented in a Kintex-7 FPGA", Nuclear Instruments and Methods in Physics Research Section, vol. 874, pp. 50-56, Jan. 2017 (doi:10.1016/j.nima.2017.08.038).

[19] S.M. Ramzy, K. Hares, "High resolution time-to-digital converter using low resources FPGA for time-of-flight measurement", Microelectronics Journal, vol. 101, Article Number: 104822, July 2020 (doi: 10.10­1­6­/j­.m­ejo.2020.104822).

[20] R. Machado, L.A. Rocha, J. Cabral, "A novel synchronizer for a 17.9 ps nutt time-to-digital converter implemented on FPGA", Proceeding of the IEEE/AEIT, pp. 1-6, Bari, Italy, Oct. 2018 (doi: 10.23919/AEIT.2018.8577365).

[21] T. Suwada, K. Furukawa, F. Miyahara, "Development of FPGA-based TDC with wide dynamic range for monitoring the trigger timing distribution system at the KEKB injector linac", Proceeding of the IBIC, pp. 70-74, Melbourne, Australia, Mar. 2015 (doi:10.1016/j.nima.2015.03.019).